Come da oggetto, il file start stop, derivato da una logica discreta
funzionante, come risulta dalla simulazione effettuabile in Quartus II,
invece di attivare le linee di start e stop conseguentemente alla variazione
dei livelli logici della linea Sda rispetto a Scl, come da specifiche I2c,
attiva e disattiva la sola linea di start e in conseguenza di una variazione
di livello logico della linea scl e non sda.
In effetti, il malfunzionamento viene dichiaratamente evidenziato dal
debugger di Quartus Ii che specifica i suoi problemi legati alla variazione
del clock (in questo caso la linea Sda) con fasi invertite.
Adesso la domanda:
VitMatteo mi aveva avvertito che era un problema a lavorare con gli
schematici in vhdl e che per risolvere ogni problema occorre lavorare
direttamente in linguaggio vhdl, ma io non riesco a capire come fare; avrei
bisogno di un aiuto da qualcuno piu' esperto di me, perche' sono ad un
impasse, anche se ho gia' pensato, per ora e fino a che non risolvo, a
connettere un 7474 esternamente alla cpld per avere il sgnale di stop da
circuitazione esterna alla MlaII. Certo che, anche a livello di esperienza
personale, sono molto curioso di vedere come risolvere un problema del
genere.
Qualcuno (Matteo???) mi aiuta??
grazie
Angelo