MarcoAngelo wrote:

>Come da oggetto, il file start stop, derivato da una logica discreta
>funzionante, come risulta dalla simulazione effettuabile in Quartus II,
>invece di attivare le linee di start e stop conseguentemente alla variazione
>dei livelli logici della linea Sda rispetto a Scl, come da specifiche I2c,
>attiva e disattiva la sola linea di start e in conseguenza di una variazione
>di livello logico della linea scl e non sda.
>
>
Immagino che le porte not servano per poter rispettare delle
temporizzazioni, giusto ? Quartus prima di fare la sintesi del circuito
lo ottimizza per cui le porte not sono state eliminate. Lo puoi vedere
con RTL viewer (Tools->RTL Viewer - nella versione 4 di quartus non mi
ricordo se questo tool era disponibile solo per la versione a pagamento,
nel versione 5 c'è anche nel webpack gratuito). Adesso faccio ancora
qualche prova, poi magari lo scrivo in VHDL.

>In effetti, il malfunzionamento viene dichiaratamente evidenziato dal
>debugger di Quartus Ii che specifica i suoi problemi legati alla variazione
>del clock (in questo caso la linea Sda) con fasi invertite.
>
>
>
mmm non ho capito cosa volevi dire

>VitMatteo mi aveva avvertito che era un problema a lavorare con gli
>schematici in vhdl e che per risolvere ogni problema occorre lavorare
>direttamente in linguaggio vhdl
>
Il limite allo schematico non è sul tipo di circuiti che si possono realizzare,
ma sulla loro complessità e sulla facilità a fare modifiche.

Matteo Vit